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我写了一个工程,但是布线布局一部卡住布不下去,想进一步规范verilog代码以成功布线,有哪些建议吗?
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我猜你应该不是自己写的代码,这个是仿真代码,如果你要综合成电路,你需要用可综合语句去写,普通的加法器不难,看看原理了解一下verilog语法应该就能写
2021年2月26日 · Line 77: Assignment under multiple single edges is not supported for synthesis INFO - You can chan…